Arteris, Inc. (Nasdaq: AIP), ein führender Anbieter von System-IP zur beschleunigten Entwicklung von Systems-on-Chip (SoC), und das Fraunhofer IESE, eines der führenden Forschungsinstitute auf dem Gebiet der Software- und Systementwicklungsmethoden, gaben heute bekannt, dass sie eine Partnerschaft eingegangen sind, um die Interoperabilität zwischen den Entwicklungsumgebungen FlexNoC und Ncore von Arteris für Networks-on-Chip (NoC) und dem Framework des Fraunhofer IESE zur Erforschung des Entwurfsraums für DRAM-Subsysteme zu ermöglichen. Die Interoperabilität wird die Leistung verbessern, Kosten senken und den Zeitplan für die Entwicklung hochmoderner DRAM-zentrierter NoC für gemeinsame Kunden beschleunigen.

Dazu Professor Dr. Matthias Jung, Experte für Virtual Engineering am Fraunhofer IESE:

»Eine frühzeitige, genaue Modellierung der Eigenschaften der neuesten DRAM-Architekturen ist eine entscheidende Komponente für die Schaffung optimaler, energieoptimierter SoC-Architekturen. Dadurch, dass wir Interoperabilität und Integration zwischen FlexNoC und Ncore von Arteris mit DRAMSys4.0 ermöglichen, können unsere Kunden die Auswirkungen der hochmodernen DRAM-Technologie auf die Leistung von NoC und den Energieverbrauch in den ganz frühen Projektphasen verstehen und so Überraschungen vermeiden, die später im Projektzyklus zu Änderungen in der Architektur führen würden.«

Aufgrund der Anforderungen an die Effizienz von Datenbewegungen und Rechenleistung, der Komplexität von KI-Modellen, Echtzeitinterferenzen und Energieverbrauch ist die DRAM-Leistung für die hochentwickelten KI-/ML-Architekturen von heute von entscheidender Bedeutung. Während Modelle von Speichercontrollern Dinge wie Speicherzugriffsordnung, Befehlsgenerierung und Zeitkontrolle, Speicherorganisation, Konfiguration und Fehlerkorrektur beeinflussen, verwalten Speichermodelle auch Dinge wie Datenspeicherung, -zugriff, -abruf, -aktualisierung und -vorhaltung. DRAMSys besteht aus Modellen, die die Funktionalität, Leistung und Temperatur von DRAM widerspiegeln. Es ermöglicht Systementwicklern, die einschränkenden Parameter und Probleme der aktuellen DRAM-Standards im Kontext von System- und NoC-Architekturen zu analysieren. Durch die Interoperabilität zwischen der Technologie von Arteris und der von Fraunhofer IESE werden Systementwickler in die Lage versetzt, eine gründliche Leistungsanalyse im Kontext von DRAM-Architekturen durchzuführen, bevor sie sich auf eine NoC-Architektur festlegen.

»Generative KI SoCs haben speicherzentrierte Architekturen. Die Leistung und die Flexibilität der Interconnect-IP-Produkte von Arteris unterstützen einen extrem hohen Bandbreitenverkehr, um Daten in hochmoderne Speicherarchitekturen einzuspeisen, die durch das Speicherexplorationsframework des Fraunhofer IESE unterstützt werden,« erläutert Frank Schirrmeister, Vice President Solutions and Business Development bei Arteris. »Gemeinsam können wir es unseren Kunden ermöglichen, Kosten und Zeitpläne für ihre hochdifferenzierten und leistungsoptimierten NoC-Architekturen zu reduzieren.«

»Wir sind mehr als glücklich, dass dieses Projekt, das als Forschungsvorhaben an der RPTU Kaiserslautern-Landau begann, mit dem Fraunhofer IESE zu einem Tool weiterentwickelt wurde, das nun in der Industrie eingesetzt wird,« so Professor Dr. Norbert Wehn von der RPTU Kaiserslautern-Landau. »Diese Zusammenarbeit ist ein positiver Schritt nach vorne für jeden Systementwickler.«

Die Integration der Angebote von Arteris und Fraunhofer IESE ist ab sofort verfügbar. Für weitere Informationen wenden Sie bitte an info@arteris.com und anfrage@iese.fraunhofer.de.